Miért kritikus a felületi síkosítás a félvezetőgyártásban?
A félvezetőgyártás bonyolult világában, ahol a tranzisztorokat atomokban mérik, az áramköröket pedig fénnyel marják, egy alapvető folyamat támasztja alá az egész törekvést: a felület planarizálása. Gyakran a színfalak mögött működik, ez a Moore-törvény és a kisebb, gyorsabb és erősebb chipek felé irányuló könyörtelen hajtóereje. Hatékony planarizálás nélkül az általunk ismert modern mikroelektronika egyszerűen lehetetlen lenne.
A probléma: egy topográfiai rémálom
Az integrált áramkör (IC) felépítésének folyamata nem sima. Ez egy additív és kivonó lépések sorozata, amelyek{1}}fémrétegeket helyeznek el az összeköttetések, a szigetelő anyagok, például a szilícium-dioxid, valamint a fotolit fotolitográfiával történő mintázási jellemzők érdekében. Minden egyes lerakási és maratási ciklus fokozatosan egyenetlenebb felületi topográfiát hoz létre.
Képzeljen el egy többrétegű{0}}városképet. Az első szerkezetek (tranzisztorok) felépítése után alapot önt a szigetelésükhöz (dielektromos réteg). Ez az új felület most dombos, tükrözve az alatta lévő formákat. Katasztrofális lenne, ha közvetlenül ezekre a dombokra próbálnánk új, finomabb építményeket építeni. Ugyanez igaz a chipgyártásra is.
Ez az egyenetlenség három fő kihívást jelent:
1. A fókusz mélységének (DoF) korlátai a litográfiában:A fotolitográfia, az áramköri minták ostyára "nyomtatása" rendkívül sík felületet igényel. A használt fénynek hihetetlenül alacsony a fókuszmélysége. Ha a felület jelentős eltéréseket mutat, egyes területek élesek lesznek, míg mások elmosódnak, ami hibás vagy megszakadt áramkörökhöz vezet. Ahogy a jellemzők mérete nanométerekre csökken, ez a tűrés gyakorlatilag nullává válik.
2. Lépéslefedettségi problémák a fémezésben:A következő rétegek felhordásakor, különösen az összeköttetéseknél fém, az érdes felület problémákat okoz. A meredek lépcsőn lerakódott fém túl vékony lehet a sarkoknál, gyenge pontot hozva létre, ami elektromigrációhoz és az áramkör esetleges meghibásodásához vezethet. A rossz lépcsőfedés üregeket is okozhat, ami teljesen megszakítja az elektromos csatlakozást.
3. Az összekapcsolás bonyolultságának növelése:A modern chipek több mint 15 rétegű fém összekötő elemeket tartalmazhatnak. Az egyes rétegek elsimítása nélkül a következő hozzáadása előtt a kumulatív domborzat kezelhetetlenül szélsőségessé válna, ami lehetetlenné tenné a magasabb rétegek pontos előállítását.
A megoldás: kémiai mechanikai polírozás (CMP)
Az iparág válasza erre a kihívásra a kémiai mechanikai polírozás/síkítás (CMP). A CMP egy hibrid, hibrid technika, amely a kémiai maratást a mechanikai koptatással kombinálja, hogy globális síkosítást,{1}}elsimítva a teljes lapkafelületet.
Kémiai hatás:Az ostyára vegyszereket, például oxidálószereket és oxidálószereket tartalmazó iszapot viszünk fel. Ez lágyítja vagy módosítja az anyag felső rétegét (pl. a rezet lágyabb oxiddá alakítja).
Mechanikai hatás:Ezután egy polírozó polírozó párna mechanikusan koptatja a felpuhult anyagot, és elsöpri. Az alátét nyomását gondosan szabályozzák, hogy egyenletes eltávolítási sebességet biztosítsanak a magas és az alacsony pontokon, ami végső soron tökéletesen lapos, tükörszerű felületet{1}} eredményez.
A CMP nem egyetlen folyamat, hanem szelektíven alkalmazzák különböző anyagokra:
STI CMP:A tranzisztorok leválasztása Shallow Trench Isolation oxidok planarizálásával.
ILD CMP:Simítás Az Inter{0}}Layer Dielektrikus (szigetelő) rétegek simítása.
Tungsten CMP:A felesleges volfrám eltávolítása a rétegek közötti függőleges érintkezést képező "dugókból".
Réz CMP:A modern összekapcsolási technológia sarokköve, amelyet a damaszkuszi folyamatban használnak berakott rézvezetékek létrehozására.
A hatékony, hatékony planarizálás kritikus hatása
A hatékony planarizálás nem csak kényelem; ez alapkövetelmény a fejlett félvezető csomópontok számára.
1. Többszintű{0}}összekapcsolások engedélyezése:A CMP lehetővé teszi több tucat fém huzalozási réteg egymásra helyezését, lehetővé téve a mai milliárd-tranzisztor-processzorban és memóriachipben megkövetelt összetett, háromdimenziós útválasztást.
2. A hozam és a megbízhatóság javítása:A topológiai hibák kiküszöbölésével a CMP drasztikusan csökkenti a rövidzárlatokat, a megszakadt kapcsolatokat és más meghibásodási mechanizmusokat. A laposabb felület közvetlenül magasabb gyártási hozamot és megbízhatóbb végterméket jelent.
3. Az eszköz méretezésének megkönnyítése:A kisebb tranzisztortechnológiák minden egymást követő generációja az egyre pontosabb litográfiától függ, mint például az Extreme Ultraviolet (EUV). Ezeknek a rendszereknek még szigorúbb DoF-megkötései vannak, így a CMP által biztosított hibátlan síkság egyáltalán nem-megtárgyalható.
4. Az elektromos teljesítmény fokozása:A simább felület csökkenti a jel késleltetését (RC késleltetés) az összeköttetésekben és minimalizálja az áramszivárgást, hozzájárulva a gyorsabb kapcsolási sebességhez és az alacsonyabb energiafogyasztáshoz.
Következtetés
Bár gyakran beárnyékolják a litográfia vagy a tranzisztortervezés áttörései, a felület CMP-n keresztüli planarizálása továbbra is az egyik legkritikusabb és legismételtebb folyamat a félvezetőgyártásban. Ez az a lényeges lépés, amely megtisztítja a gyártás során keletkezett összetett domborzatot, és biztosítja azt az érintetlen, lapos vásznat, amelyre a mikroszkopikus csodák következő rétege épülhet. Ahogy haladunk tovább az angström-skálázás és a 3D chip architektúrák korszakában, a fejlett planarizációs technikák szerepe csak nőni fog, és továbbra is alátámasztja a modern világunkat meghatározó technológiai fejlődést.
